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超高速デジタル化システムにおける決定的遅延確保のための容易な設計

今日、最新のシステム設計の多くで、決定的遅延についての考察が進んでいます。これまでの取り組みでは、データ伝送速度の向上と帯域幅の拡大に重点が置かれていましたが、最近のアプリケーションでは、データパケットが正確かつ反復可能なタイミングで配信されるという決定性にも同様に高い価値が置かれています。

この記事では、デバイスレベルでの決定性について考察し、超高速のデータ変換システムと信号処理システムをどのように設計すれば決定性遅延を保証できるかを解説しています。

以下の3つの要素により、どのように決定性が確保されるかが決まります。

  1. デジタル設計要素で発生する準安定イベントを軽減するための措置が取れること
  2. 複数のデータリンクレーン間(たとえばHSSL間)でデータを確実に整列させるために、デジタルバックエンドの遅延が計算できること
  3. PVTの変動によって決定性が不用意に発生しないよう遅延時間が調整できること

具体的には、メタスタビリティの影響と同期システムにおけるメタスタビリティの軽減について検討し、アナログ信号とデジタル信号の処理領域の接点において決定性を維持する方法を示します。

超高速システムにおけるデータコンバーターアレイ全体の遅延を管理する能力は、デジタルビーム走査レーダーからビーム形成マルチキャリア通信に至る複雑なシステムにおいて重要です。遅延が大きくなると、その分だけ性能が低下します。エンジニアは、遅延を既知の最大値に制限したいと考えます。

このことは2つのICデータインターフェースで実現できます。その2つとは、ライセンスなしで利用できるESIstreamと、業界標準のJESD204B(サブクラス1および2)です。いずれも広く利用されていて、データコンバーターとFPGAやASICなどのロジックデバイス(LD)を接続するものです。どちらも決定性を保証しますが、具体的な実装方法がそれぞれ異なります。結論として言えることは、今日の設計者は、究極の柔軟性か、それとも低コストでわかりやすく絶対遅延を抑えたESIstreamのいずれかを選択できます。

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